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硬件描述語言（HDL）是一種用形式化方法來描述數字電路和設計數字邏輯系統的語言。它是硬件電路設計人員與EDA工具之間溝通的橋梁，其主要目的是用來編寫設計文件、建立電子系統行為級的模擬模型，即利用計算機的巨大能力對用VHDL建模的復雜數字邏輯進行模擬，然后再利用邏輯綜合工具自動生成符合要求且在電路結構上可以實現的數字邏輯網表。根據網表和某種工藝進行版圖設計，然后生成該工藝條件下電路的延時模型，模擬驗證無誤后用于制造ASIC芯片或者寫入CPLD 和FPGA 器件中。

在EDA 技術領域中把用HDL語言建立的數字模型稱為軟核，把用HDL建模和綜合后生成的網表稱為固核。這些模塊的重復再使用，縮短了開發時間，提高了產品設計、開發的效率。設計人員用VHDL進行設計時，不需要首先考慮選擇完成設計的器件，就可以集中精力進行設計的優化。當設計描述完成后，可以用多種不同的器件結構來實現其功能。

很強的移植能力是一種標準化的硬件描述語言，同一個設計描述可以被不同的工具所支持，使得設計描述的移植成為可能。易于共享和復用采用基于庫（Library）的設計方法，可以建立各種可再次利用的模塊。

這些模塊可以預先設計或使用以前設計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設計中進行復用，可以使設計成果在設計人員之間進行交流和共享，減少硬件電路設計可見，作為一種IEEE的工業標準，VHDL具有很多其他硬件描述語言所不具有的優點。

當然，VHDL也存在著不足之處，這主要體現在以下幾個方面系統級抽象描述能力較差某些場合不能準確描述硬件電路綜合工具生成的邏輯實現有時并不最佳綜合工具的不同將導致綜合質量的不同不具有描述模擬電路的能力可編程邏輯器件的發展歷史及未來趨勢 當今社會是數字化的社會，是數字集成電路廣泛應用的社會。數字集成電路本身在不斷地進行更新換代。

由于各個公司的文化背景和技術等方面的原因，導致各個公司的很多產品不能夠兼容，同時由于設計語言的不同也導致了開發成果不能重復利用，從而造成了各個公司之間信息的交換和產品維護的困難。

提出了VHSIC（Very High Speed Integrated Circuit）計劃，目的是采用一種新的描述方法來進行新一代集成電路的設計。同時便于管理有關武器承包商的電子電路技術文件，使其遵循統一的設計描述界面，以便將來在有新技術推出時，仍能重復再使用設計。