 課程目標 |
Cadence培訓高級班將首先讓您了解CB板上出現的信號反射、串擾、電源/地平面干擾、時序匹配以及電磁兼容性等一系列問題產生的機理，并掌握其解決方法；然后講解并上機練習Cadence的高速
PCB設計與仿真工具SPECCTRAQuest的使用。使您在硬件設計過程中，能夠達到“設計即正確”的目的。 |
| 培養對象 |
在工作實踐中遇到了高速數字電路與高速PCB設計問題；對高速PCB設計感興趣的硬件工程師；已經具備一定的硬件開發經驗，需要增加就業競爭力的在校碩士及博士研究生；具備非常扎實的電子工程基本知識，并積累了相當程度的硬件工程師工作經驗的在校本科生。 |
| 班級規模及環境 |
為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限3到5人，多余人員安排到下一期進行。注意：本課程一旦開課不予退費。 |
| 質量保障 |
1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后免費提供半年的技術支持，充分保證培訓后出效果；
3、培訓合格學員可享受免費推薦就業機會。 ☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質。專注高端培訓13年，曙海提供的證書得到本行業的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。 |
| 教學時間，教學地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：云峰大廈
最近開課時間(周末班/連續班/晚班）：Cadence高級班開課：2025年4月21日--即將開課-- |
| 學時 |
課時： 共5天，每天6學時，總計30學時
◆外地學員：代理安排食宿（需提前預定）
☆注重質量
☆邊講邊練
☆合格學員免費推薦工作
☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質
專注高端培訓15年，曙海提供的證書得到本行業的廣泛認可，學員的能力
得到大家的認同，受到用人單位的廣泛贊譽。
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| 師資團隊 |
◆【趙老師】
10年來一直從事FPGA數字電路設計，高速DSP軟硬件的開發，高速PCB，Layout設計經驗非常豐富。
精通Allegro cadence和candence SPECCTRAQuest等信號完整性仿真，精通高速PCB
SI仿真、Altium Designer以及PADS工具 。成功開發了多個高速DSP和FPGA結合的高難度項目。
◆【黃老師】
有15年的FPGA和DSP系統硬件開發經驗,8年視頻和圖像處理領域的高速DSP系統硬、軟件和FPGA系統的設計和開發經驗，高速系統設計經驗非常豐富，精通Allegro
cadence和candence SPECCTRAQuest等信號完整性仿真，精通高速PCB SI仿真工具以及PADS,Altium
Designer等PCB設計工具。
★更多師資力量請見曙海師資團隊。 |
| 課程進度安排 |
課程大綱
本仿真課程以一個完整的DSP6000板子方案為主線，詳細講解仿真過程和原理，不僅詳細演示每步怎么做，而且詳解每步為什么這么做，讓學員徹底吃透。 |
第一階段 |
1 高速PCB設計中的理論基礎
傳輸線理論、信號完整性（反射、串擾、過沖、地彈、振鈴等）、電磁兼容性和時序匹配等等。
2 SPECCTRAQuest設計流程
2.1 Pre-Placement
2.2 Board Setup Requirements
for Extracting and Applying Topologies
2.3 Database Setup Advisor
—Cross-Section
—DC
Nets
—DC
Voltages
—Device
Setup . ??—SI Models
—SI
Audit
|
3 拓撲結構的抽取與仿真 Extracting and Simulating Topologies
3.1 Pre-Route Extraction Setup—Default
Model Selection.
3.2 Pre-Route Extraction Setup—Unrouted
Interconnect
3.3 Pre-Route Template Extraction
3.4 SQ Signal Explorer Expert
3.5 Analysis Preferences
3.6 SigWave
3.7 Delay Measurements
|
第二階段 |
4 確定和施加約束 Determining and Adding ConstraintsSolution
4.1 Solution SpaceAnalysis:
Step 1 to 6
4.2 Parametric Sweeps.
4.3 Constraints :
Topology
Template Constraints
Switch/Settle
Constraints
Assigning
the Prop Delay Constraints
Impedance
Constraint
Relative
Propagation Delay Constraint
Diff
Pair Constraints
Max
Parallel Constraint
Wiring
Constraint
User-Defined
Constraint
Signal
Integrity Constraints
4.4 Usage of Constraints Defined
in Topology Template
|
5 模板應用和基于約束的布局
Template Applications and Constraint-Driven
Placement
5.1 Creating a Topology
5.2 Wiring the Topology
5.3 TLines and Trace Models
5.4 Coupled Traces
5.5 RLGC Matrix of Coupled Trace
Models
5.6 Crosstalk Simulation in
SQ Signal Explorer Expert
5.7 Simulating with Coupled-Trace
Models
5.8 Sweep Simulation Results
with Coupled-Trace Models
5.9 Extracting a Topology Using
the Constraint Manager
5.10 Electrical Constraint Set
5.11 Applying Electrical CSet
5.12 Worksheet Analysis
5.13 Spacing and Physical Rule
Sets
5.14 Electrical Rule Set
|
第三階段 |
6 基于約束的布線 Constraint-Driven Routing
6.1 Manual Routing
6.2 Routing with the SPECCTRA
Smart Route
6.3 Driving Constraints in Routing
7 布線后的DRC檢查和分析 Post-Route DRC and Analysis
7.1 Post-Route Analysis
7.2 SigNoise
7.3 Reflection Simulation
7.4 Reflection Waveform Analysis
7.5 Comprehensive Simulation
7.6 Crosstalk Simulation
7.7 Crosstalk Analysis
7.8 Simultaneous Switching Noise
Simulation
7.9 SSN Waveform Analysis
7.10 System-Level Analysis
7.11 A Complete Design Link
7.12 Initialize Design Link
|
8
差分信號設計 Differential Pair Design Exploration
8.1 Types of Differential Pairs
in SPECCTRAQuest
8.2 Create Differential Pair
Using SPECCTRAQuest
8.3 Create Differential Pair
Using Constraint Manager
8.4 Assigning Differential Pair
Signal Models
8.5 Preference to Extract Unrouted
Differential Pair Topology
8.6 Extracting Unrouted Differential
Pair Topology
8.7 Custom Stimulus to Analyze
Differential Pair Topology
8.8 Differential Pair Topology
Analysis
8.9 Coupled Trace Model and
Differential Pair Topology
8.10 Layout Cross-section Editor
8.11 Differential Pair Constraints
8.12 Differential Pair Constraints
in the Constraint Manager
8.13 Differential Pair Analysis
in the Constraint Manager
8.14 Post Route Extraction |
第三階段 SI EMI 仿真 |
9.SI 仿真
9.1 時序仿真
1、時序(TIMING) 的一些參數
2、時鐘同步系統仿真的過程
（1） 共同時鐘同步系統的時序計算
（2） 共同時鐘同步系統的仿真過程
（3） 源同步接口仿真過程
9.2 差分仿真
9.3 反射仿真
9.4 Crosstalk串擾仿真
9.5
EMI
|
第四階段 PI 電源完整性仿真 |
10 PI 電源完整性仿真
10.1 電源完整性工具
1、目標阻抗
2、PDS中的噪聲
3、去耦電容器
4、電源分配系統（PDS）
5、電壓調節模塊(VRM)
6、電源平面
7、Allegro PCB PI option XL 電源完整性分析流程
8、Allegro PCB PI option XL的使用步驟
10.2 電容器和單節點仿真流程
1、去耦電容器
2、去耦電容器的頻率響應
3、單節點仿真流程分析
10.3 平面和多節點仿真
1、平面模型
2、多節點仿真流程
3、使用電源完整性工具進行多節點仿真 |
第五階段 多板仿真、后仿真、EMI/EMC和IR-DROP電源壓降仿真 |
11.多板仿真
11.1 DesinLik模型創建
11.2 多板仿真
12.后仿真
12.1 反射仿真
12.2 綜合仿真
12.3 SSN同步開關噪聲仿真
12.4 串擾仿真
13.EMI/EMC仿真
13.1 仿真要點
13.2 仿真流程
14. IR-DROP電源壓降仿真
14.1 電源網絡和其他參數的設置
14.2 IR-DROP電源壓降仿流程及壓降等分析
|
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